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【硬件电路】CPU频率方面的知识【转】

1.什么是PLL（Phase-Locked Loop）锁相环？

PLL的概念

　　我们所说的PLL。其实就是锁相环路，简称为锁相环。许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。锁相环路是一种反馈控制电路，简称锁相环（PLL）。一种输出一定频率信号的振荡电路，也称为相位同步环（回路）。该回路利用使外部施加的基准信号与 PLL 回路内的振荡器输出的相位差恒定的反馈控制来产生振荡信号。在网络领域中， PLL 用于从接收的信号中分离出时钟信号。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。

　　主要由检相器组成的电路，将电压控制振荡器的频率与输入载波信号或参考频率发生器的信号相比较。在通过了环路滤波器后，检相器的输出被反馈给电压控制振荡器来保持其与输入频率或参考频率完全同相。彩色电视、遥测设备和其他许多接收机都具有锁相环路。

　　因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。

　　目前锁相环主要有模拟锁相环，数字锁相环以及有记忆能力（微机控制的）锁相环。

PLL的组成

　　锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC（t），对振荡器输出信号的频率实施控制。


分析一下S3C2410的时钟管理，S3C2410可以生成三种时钟信号，分别是CPU使用的FCLK，AHB总线使用的HCLK和APB总线使用的PLCK。 同时，S3C2410内部拥有两个锁相环，一个用于前面提到的FCLK，HCLK和PCLK，这个成为MPLL；另一个用于USB设备，称为UPLL。
为了使用HCLK，PCLK和FCLK，S3C2410支持分频选择，其比率是通过HDIVN和PDIVN寄存器控制实现的。通常是推荐这个比率形式：
HDIVN   PDIVN    FCLK    HCLK    PCLK     比率
  1        1      FCLK    FCLK/2  FCLK/4   1:2:4

同时可以通过OM［3：2］来控制时钟源的选择。一般是接一个12MHz的外部晶震。

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